KIP-Veröffentlichungen

Diese Arbeit beschreibt die Parallelisierung einer bestehenden, Token Ring-basierten Netzwerkschnittstelle zur Ansteuerung neuronaler Netzwerk-Module. Mit der entworfenen Schnittstelle können Datenraten im Bereich von 1 GBit/s realisiert werden. Die hierbei implementierte Logik wird im Rahmen des FACETS-Projekts eingesetzt
um großskalige künstliche neuronale Netze zu steuern.

Die zu diesem Zweck entworfenen Module wurden in der Hardwarebeschreibungssprache VHDL entwickelt. Als Zieltechnologie stand ein FPGA auf einer Trägerplatine zur Verfügung. Vorgabe bei der Entwicklung war es die Bandbreite von 1 GBit/s, die durch eine Gigabit-Ethernet-Schnittstelle zur Verfügung gestellt wird, optimal auszunutzen und zugleich die Komplexität der Logik gering zu halten.

Die Arbeit beschreibt den Aufbau und das Zusammenwirken der entwickelten Logik. Das korrekte Verhalten der Module wird mit Hilfe funktionaler Simulationen nachgewiesen. Es wird gezeigt, dass die erreichbare Performance die Anforderungen erfüllt. Da das Ziel der Arbeit ein synthesefähiges Design war, wurden Tests in der realen Hardware durchgeführt, welche die korrekte Funktionalität bestätigen.

This thesis describes the parallelization of an existing, token ring-based network interface to control artificial neural network modules. The designed interface allows to realize data rates in the range of 1 GBit/s. The implemented logic will be used within the FACETS project to control large-scale artificial neural networks.

The designed modules were written in the hardware description language VHDL. The target technology was an FPGA on a backplane. The requirement for the developement was, to exploit the bandwidth of 1 GBit/s provided through a gigabit ethernet interface, while keeping the complexity low.

This thesis describes the composition and interaction of the developed logic. The correct behavior of the modules is proven with functional simulations. It is shown, that the achievable performance meets the requirements. Since the goal of this thesis was a synthesizable design, tests with the real hardware system prove correct
behavior.