KIP-Veröffentlichungen

Die vorliegende Arbeit stellt die Ergebnisse von Tests an zwei Komponenten eines neuromorphen Hardware Chips vor. Dieser ist der Grundbaustein eines gr ößeren, einen ganzen Wafer umfassenden, Systems. Der erste Teil der Arbeit befasst sich mit einem asynchronen Bus mit Paket-basiertem Protokoll. Dieser diente der Übertragung präsynaptischer neuronaler Ereignisse zwischen verschienden Neuronen auf dem Wafer. Ein prototypen Chip wurde entworfen und genutzt um die die maximal erzielbare Datenübertragungsrate sowie der Energieverbrauch zu bestimmt. Zusätzlich wurde das übersprechen zwischen benachbarten Leitungen und Lantenzen des Systems untersucht. Es stellt sich haerraus dass Uberspechen die Übertragung beeintr ächtigt da die Schaltungen zur Kompensation dieses Effekts nicht ausreichend sind. Abgesehen von dieser Problematik entsprechen die Ergebnisse den Erwartungen. Eine zuverlässige Übertagung mit einer Datenrate von bis zu 1,6 GBit/s innerhalb der Pakete ist möglich. Der zweite Abschnitt befasst sich mit analogen Floating-Gate Speicherzellen. Diese sollen zur Speicherung von Parametern verwendet werden, die zur Anpassung und Kalibrierung der Implementierung neuronaler Strukturen erforderlich sind. Ein weiterer Testchip wird eingesetzt um den HDL Code für den Controller sowie die Adressierungs-Logik für die Speichermatrix zu testen. Desweiteren werden einzelne Messungen zum Leistungsvermögens der Zellen, insbesondere bezüglich ihrer Genauigkeit, dargestellt.

This thesis presents the results of testing two components of a new neuromorphic hardware
chip, which is the basic unit of a wafer-scale system. The first topic is an asynchronous bus
for transferring presynaptic neural events across the wafer using a packet-based protocol and
low-voltage differential signaling. Maximum available data rates and power consumption are
the main features, crosstalk and latencies are further aspects which have been investigated
using a prototype chip. Crosstalk turns out to be a problem. The councilation circuitry does
not work sufficiently. Despite crosstalk the results are mostly within expectations. Reliable
transmission is possible for data rates up to 1.6GBit/s within a packet. The second topic
is analog floating-gate memory cells. These will be used to store the analog parameters
required for adapting and calibrating the neuron implementations. Another prototype chip
is used to primarily test the HDL code for the controller and also the addressing circuitry for
the memory array. A few measurements concerning performance of the cells, especially their
accuracy, are also presented.