KIP-Veröffentlichungen

Die vorliegende Arbeit präsentiert den Entwurf, die Verwirklichung und die experimentelle Überprüfung eines FPGA-basierten Systems zur Vernetzung eines neuromorphen Hardwaresystems in hochintegrierter Schaltungstechnik. Für den Austausch von Aktionspotentialen zwischen mehreren Netzwerkmodulen wird ein isochrones Gigabit-Transportnetzwerk verwendet. Der hohe Beschleunigungsfaktor des verwendeten Chips im Vergleich zu biologischen Zeitskalen stellt hohe Latenz- und Durchsatzanforderungen an die digitale Logik. Die Verarbeitung von Aktionspotentialen innerhalb des Chips erfordert deren zeitliche Sortierung vor der Übertragung zum Chip. Diesen Anforderungen wird mit einem Sortiermodul mit niedriger Latenz und adaptiver Ausleserate begegnet, das in der Vernetzungslogik eingebettet ist. Der Entwurfsvorgang wurde durch Simulationen unterstützt, die die SystemC-Erweiterung der Programmiersprache C++ in Kombination mit der Hardwarebeschreibungssprache VHDL verwenden. Das implementierte Netzwerk wurde in existierende Software integriert, um experimentelle Funktionalitäts- und Leistungstests durchzuführen. In Experimenten wurden Laufzeiten von 142 ms und Ereignisraten von 340 Hz in biologischen Einheiten nachgewiesen. Für die nächste Revision des verwendeten künstlichen neuronalen Netzwerk ASICs werden Laufzeiten von 9.1 ms und Raten von 5.3 kHz erwartet. Die Ressourcen des FPGAs erlauben eine maximale Netzwerkgröße von 64 Chips, wenn jeder Chip neuronale Verbindungen zu jedem anderen unterhält.

This thesis presents the design, the implementation and the experimental testing of an FPGA-
based networking system for a neuromorphic VLSI hardware device. An isochronous gigabit trans-
port network is used for the exchange of digital spike events among multiple network modules.
The high speedup factor of the utilized chip compared to biological timescales imposes challeng-
ing latency and throughput requirements on the digital logic. Event processing inside the chip
necessitates sorting of spike events by time before transmission to the chip. These demands are
met with a low-latency adaptive readout-rate sorting module embedded in the network logic. The
design process was facilitated by simulations using the SystemC extension of the C++ program-
ming language in combination with the VHDL hardware description language. Support for the
implemented network was integrated into an existing software framework to allow experimental
tests of functionality and performance. Delays of 142 ms and event rates of 340 Hz in biological
dimensions were demonstrated in experiments. For the next revision of the used artificial neural
network ASIC delays of 9.1 ms and rates of 5.3 kHz are expected. When each chip has neuronal
connections to every other, the resources of the FPGA device allow for a maximum network size
of 64 chips.