KIP-Veröffentlichungen

Die vorliegende Arbeit schafft die methodischen Voraussetzungen, welche erstmals erlauben, über die Grenzen einzelner Chips hinaus beliebig strukturierte neuronale Netzwerke auf einem beschleunigten neuromorphen Hardwaresystem zu untersuchen. Dazu wird, aufbauend auf einer Transportschicht zur Weiterleitung von Aktionspotentialen zwischen solchen Chips, eine Verbindung geschaffen zwischen der hardware-spezifischen Ansteuerung dieser Funktionalität und PyNN, einer abstrakten Beschreibungssprache für neuronale Netzwerke. Zu diesem Zweck wurden Algorithmen entwickelt, die vornehmlich drei Aufgaben erfüllen: Das Abbilden von PyNN-Neuronen auf entsprechende Schaltkreise der Multi-Chip-Plattform, die ressourcenoptimierte Verschaltung der synaptischen Verbindungen auf und zwischen den einzelnen Chips, sowie die Übersetzung aller Parameterwerte von der biologischen Beschreibung ins mikroelektronische Modell. Die korrekte Funktionsweise des kompletten Systems wird anhand einer Synfire-Chain, die sich uebere mehrere Chips erstreckt, experimentell belegt. Außerdem wird die neuromorphe Implementierung eines attrakorfreien Berechnungsparadigmas untersucht, das auf einer sich selbst stabilisierenden Netzwerkstruktur basiert. Dafür wird ein von einem Tempotron abgeleiteter, nur mit Aktionspotentialen arbeitender Klassifizierer für die Auswertung der instationären Netzwerkzustände trainiert. Obwohl das Training in einer reinen Softwareumgebung stattfindet, in der bestimmte Hardwarebeschränkungen nachgeahmt werden, zeigt eine direkte Übertragung des trainierten Klassifizierers auf Hardware eine bemerkenswerte qualitative und quantitative Übereinstimmung mit der Softwarevorlage. Damit schafft diese Arbeit die Grundlagen für eine vollständig hardware-integrierte Umsetzung von kontinuierlich arbeitenden Berechnungs- und Klassifizierungskonzepten wie zum Beispiel Liquid State Machines.

The work presented in this thesis establishes a complete framework for the exploration of arbitrary neural architectures on an accelerated neuromorphic hardware device beyond single-chip boundaries. By building upon the event distribution network of the system, the developed methods close the gap between low-level functionality and the high-level neural network description language PyNN. For this purpose, algorithms have been implemented which perform three basic steps: A mapping of PyNN neurons to appropriate hardware circuits in the multi-chip environment, a resource-optimized intra and inter-chip routing of synaptic connections as well as a parameter translation between the biological and the hardware domain. The correct functionality of the presented setup is demonstrated experimentally by the successful realization of Synfire-Chains spanning multiple chips. Furthermore, an attractor-free computing paradigm based on a self-stabilizing neural network architecture is investigated on the neuromorphic system. A spike-based classifier adapted from the tempotron scheme is trained to evaluate the emerging transient network dynamics. Although this training is performed in a pure software environment merely mimicking hardware-specific constraints, a direct mapping of the tempotron to actual hardware yields remarkable qualitative and quantitative matching with the software prototype. The documented work provides a foundation for the fully hardware-integrated realization of continuous computing and classification concepts like Liquid State Machines.