KIP-Veröffentlichungen

HICANN-DLS ist ein neuartiger neuromorpher Application-Specific Integrated Circuit (ASIC), der im Rahmen des Human Brain Projects in Heidelberg entwickelt wird. Er besteht aus 32 Neuronen und insgesamt 1024 Synapsen, die ihr biologisches Gegenstück in analogen Full-custom Schaltkreisen emulieren. Jede Synapse enthält elektrische Komponenten die Spike-Timing-Dependent Plasticity (STDP) implementieren, ein synaptischer Mechanismus, dem eine bedeutende Rolle in Lernprozessen und Erinnerungsvermögen zuge- sprochen wird. Aufgrund von unausweichlichen Fertigungsunterschieden der Transistoren variieren die STDP beschreibenden Parameter von Synapse zu Synapse. Um diesem Effekt entgegenzuwirken, beinhaltet jede Synapse vier Kalibrationsbits, die Unterschiede ausgleichen sollen. Im Rahmen dieser Arbeit werden die STDP-relevanten Schaltkreise beschrieben und ihre Funktionalität bestätigt. Es wird insbesondere untersucht, inwiefern die Varianz der Transistoren ausgeglichen werden kann. Das kombinatorische Problem, den einzelnen Synapsen Kalibrationseinstellungen zuzuweisen, die die Mean Absolute Deviation (MAD) minimieren, wird mittels Mixed Integer Linear Programming (MILP) behandelt. Dieser Ansatz erlaubt es, den Versatz auf dem getesteten Chip um einen Faktor 1.4 bis 2.1 zu reduzieren.

HICANN-DLS is a novel neuromorphic Application-Specific Integrated Circuit (ASIC) developed in Heidelberg within the scope of the Human Brain Project. It consists of 32 neurons and a total of 1024 synapses that mimic their biological counterpart by means of full-custom analog electronic circuits. The synapses contain individual circuitry designed to implement Spike-Timing-Dependent Plasticity (STDP), a synaptic mechanism that is be- lieved to play a vital role in learning and memory. Because of inherent transistor mismatch, the parameters describing STDP (time constants and amplitudes) vary across synapses. In order to counteract this mismatch, each synapse contains four calibration bits which are intended to compensate parameter variation. Within this thesis, the synaptic circuits tailored for STDP are described and their functionality quantified. In particular, it has been tested to which degree transistor mismatch can be counteracted. The combinatorial problem of assigning calibration settings to synapses in order to reduce the Mean Abso- lute Deviation (MAD) of the parameter values is described using Mixed Integer Linear Programming (MILP). Using this approach on the tested chip, it is possible to reduce the spread of parameters by a factor of 1.4 to 2.1.