KIP-Veröffentlichungen

Im Rahmen dieser Arbeit wurden verschiedene Methoden untersucht um neuromorphe Schaltungen zu kalibrieren, wie sie auf dem HICANN-DLSv3 Prototypen realisiert sind. Lediglich die beobachtbaren Größen und Rechenkapazitäten des auf dem Chip implementierten Prozessors (PPU) werden genutzt.

Der Chip enthält 32 Neuronen, die auf dem Adaptive-Exponential-Integrate-and-Fire Modell (AdEx) basieren und deren Parameter Fertigungstoleranzen unterliegen. Um die analogen Schaltungen zu kalibrieren, nutzen Algorithmen die Spike-Events von Neuronen oder den implementierten CADC. Desweiteren wird eine Kalibration der Synapsentreiber präsentiert, durch welche Short-Term Plasticity (STP) realisiert wird.

Die verschiedenen Ansätze werden bezüglich ihrer Präzision, Laufzeit und Skalierbarkeit evaluiert. Der Grund sind vor allem zukünftige Chip Generationen, welche deutlich mehr neuromorphe Schaltkreise enthalten werden. Alle Kalibrationsalgorithmen, die in dieser Arbeit präsentiert werden, benötigen wenige Sekunden um einen gesamten Chip zu kalibrieren. Aufgrund ihrer Skalierbarkeit sollte die Laufzeit selbst für eine erhöhte Anzahl von Neuronen und Synapsentreibern ungefähr auf dem selben Level bleiben.

In the framework of this thesis a collection of approaches is investigated to calibrate various analog neuromorphic circuits, that are part of the HICANN-DLSv3 ASIC implemented in a 65 nm process. Only resources and observables available to the on-chip Plasticity Processing Unit (PPU) are used.

The chip contains 32 neurons based on the Adaptive Exponential Integrate-and-Fire model (AdEx), whose parameters are subject to mismatch. Some of the algorithms calibrating the analog circuitry are based on the neurons’ spike events, while others make use of the parallel on-chip CADC. Furthermore a calibration for the pre-synaptic synapse drivers is presented, which implement Short-Term Plasticity (STP).

The different approaches are investigated with respect to their precision, runtime, and scalability, especially in the light of future chip generations which will feature a larger number of neuromorphic circuits. All calibration algorithms presented in this thesis can be executed on the order of seconds for a whole chip and – due to their scalable nature – their runtime is expected to stay approximately constant even for an increased number of neurons or synapse drivers, respectively.