KIP-Veröffentlichungen

BrainScaleS-2 (BSS-2), eine an der Universität Heidelberg entwickelte Plattform, demonstriert erfolgreich eine hybride In-Memory Rechenarchitektur. An der Schnittstelle zwischen der analogen und der digitalen Domaine ermöglicht ein vielkanaliger, paralleler Analog-digital-Wandler (ADC) das Auslesen der vielfältigen Dynamiken in den analogen Neuronen und Synapsen durch ihre digitale Peripherie. Dieser wird perspektivisch durch einen neuen, auf sukzessiver Approximation basierenden Nyquist-ADC (SAR ADC) ersetzt. Zu diesem Zweck beschreibt die vorliegende Arbeit die Entwicklung einer Mixed-Signal Simulationsumgebung, der digitalen SAR-Logik, sowie des benötigten Komparator Moduls einschließlich eines einstellbaren (5 bit) kapazitativen Referenzgenerators. Der auf einem zweigliedrigen Leseverstärker basierende Komparator benötigt in layoutbasierten Simulationen bei einer Eingangsspannungsdifferenz von 1 mV 298 ps und 80 fJ für eine Entscheidung. Im schnellen Modus (7 bit) erreicht der SAR ADC in Simulationen auf Transistorebene eine Abtastrate von 125 Mhz bei einer maximalen differentiellen Nichtlinearität (DNL) von 0,21 LSB und einem Energiebedarf von 2,47 pJ pro Wandlung. In seinem präzisen Modus (8 bit) erreicht er unter gleichen Bedingungen immer noch eine Abtastrate von 43,7 Mhz bei einer maximalen DNL von 0,50 LSB und einer Energieaufnahme von 4,01 pJ pro Wandlung. Auch die layoutbasierten Simulationen des ADCs legen die Erstellung eines Prototyps nahe.

BrainScaleS-2 (BSS-2), a neuromorphic platform developed at Heidelberg University, successfully demonstrates a hybrid in-memory computing architecture. At the interface between the analog and digital domains, a multichannel, parallel analog-to-digital converter (ADC) enables accessing the rich analog neuron and synapse dynamics from the digital surrounding. This ADC will prospectively be replaced by a new successive-approximation ADC (SAR ADC) operating at Nyquist-rate. For this purpose, the present work presents the design process of a mixed-signal simulation framework, the digital SAR logic and the required comparator module including an adjustable (5 bit) capacitive reference generator. The comparator, based on a double-tail sense amplifier, requires 298 ps and 80 fJ for each decision in post-layout simulations at an input voltage difference of 1 mV. In its fast mode (7 bit), the SAR ADC achieves a sampling rate of 125 MS/s in pre-layout simulations with a maximum differential non-linearity (DNL) of 0.21 LSB and an energy consumption of 4.01 pJ per conversion. In its precise mode (8 bit), the ADC still achieves a sampling rate of 43.7 MS/s with a maximum DNL of 0.50 LSB and energy consumption of 4.01 pJ per conversion. Post-layout simulations of the entire ADC suggest the finalization of the prototype as well.