KIP-Veröffentlichungen

BrainScaleS-2 ist eine neuromorphe Architektur, die mithilfe von analogen und digitalen Datensignalen Neuronen und deren Verknüpfung emuliert. Im Zuge der Vergrößerung der Netzwerke durch die Verschaltung von mehreren Chips muss auch deren Kommunikation über energieeffiziente quellsynchrone Verbindungen erforscht werden. Ein eigens entwickelter Testchip liefert die Möglichkeit, die erforderlichen Ein- und Ausgangsschaltungen zu untersuchen. Gegenstand dieser Arbeit ist die Charakterisierung des Eingangsschaltkreises mithilfe von wohldefinierten externen Stimuli. Als Anhaltspunkt für die Anforderungen des Empfängers dienen dabei die für eine korrekte Erkennung erforderliche Signalamplitude und dessen Timing. Die Ergebnisse werden anschließend mit der zuvor gemessennen Datenqualität der Ausgangsschaltung verglichen, um die höchstmögliche Übertragungsgeschwindigkeit zu bestimmen, die eine Bitfehlerrate von maximal 10^−5 erfüllt. Dieser Wert ist durch den Messaufbau beschränkt. Die Ergebnisse lassen eine Datenrate von 2 Gbit/s möglich erscheinen, die jedoch als eine obere Schranke verstanden werden müssen. Da die letzendliche Fehlerrate deutlich niedriger liegen soll und die Daten nur auf der Vermessung eines einzelnen Chips basieren, kann das Ergebnis nur mit Einschränkungen auf andere Systeme übertragen werden.

BrainScaleS-2 is a mixed-signal neuromorphic architecture that emulates interconnectable neurons. With the goal of creating large networks a test chip was produced that is used to test low-power, source-synchronous chip-to-chip links. This work characterizes the input circuit of the said chip by measuring the receiver’s data requirements with well-defined test waveforms. The signal amplitude and timing qualities that are demanded for a reliable data transmission serve as as reference points for the characterization. The results are then compared to the output data characteristics of the same chip that were specified in an earlier work. In the end, the highest possible data transmission rate that still satisfies a bit error rate of 10^−5 , limited by the measurement setup, is evaluated and found to be at 2 Gbit/s. However, the result depicts only an upper limit for the transmission rate as the bit error rate is desired to be even lower and the measurements were conducted only on one chip.