KIP-Veröffentlichungen

Diese Doktorarbeit stellt einen neuartigen, besonders flexiblen Zugang zum Lernen in durch das Gehirn inspirierten Rechensystemen dar. Ein klassischer Digitalprozessor wurde mit lokaler, analoger Verarbeitung kombiniert, um Flexibilität und Effizienz zu erreichen. Insbesondere erlaubt dies die Umsetzung der modulierten spike-timing dependent plasticity Lernregel. Dieser Ansatz wurde in ein abstraktes, hybrides Hard- waremodell formalisiert. Mit diesem Modell wurde Belohnugslernen anhand eines Fallbeispiels simuliert, um die Auswirkungen der Hardwareeinschränkungen abzu- schätzen. Um die Machbarkeit der vorgeschlagenen Architektur zu ergründen wurde ein synthetisierbarer Plastizitätsprozessor entworfen und mittels des allgemeinen Core- Mark Benchmarks getestet (Bestes Ergebnis: 1.89 pro MHz). Der Prozessor wurde auch als Teil eines 65 nm Prototypenchips produziert, auf dem er eine Fläche von 0.14 mm2 belegt und eine maximale Taktfrequenz von 769 MHz erreicht. Zunächst wurde ei- ne nicht-programmierbare Plastizitätsimplementierung entwickelt, die jetzt Teil des sich in Betrieb befindenden BrainScaleS wafer-scale Systems ist. Später wurde dieser Entwurf um einen Plastizitätsprozessor erweitert, um die vorgeschlagene hybride Ar- chitektur zu verwirklichen. Simulationen zeigen eine Geschwindigkeitsverbesserung von 42 % gegenüber der nicht-programmierbaren Variante. Aus der Vorbereitung für die Produktion ergibt sich ein Flächenbedarf von 6.2 % der Gesamtfläche.

This thesis presents a novel, highly flexible approach to plasticity and learning in brain-inspired computing systems. A classical digital processor was combined with local analog processing to achieve flexibility and efficiency. In particular, this allows for the implementation of modulated spike-timing dependent plasticity. The approach was formalized into an abstract hybrid hardware model. This model was used to simulate a reward-based learning task to estimate the effect of hardware constraints. To investigate the feasibility of the proposed architecture, a synthesizeable plasticity processor was designed and tested using the CoreMark general purpose benchmark (best score: 1.89 per MHz). The processor was also produced as part of a 65 nm proto- type chip, requiring 0.14 mm2 of die-area, and reaching a maximum clock frequency of 769 MHz. In a preparatory step a non-programmable plasticity implementation was developed, that is now part of the operational BrainScaleS wafer-scale system. This design was later extended with the plasticity processor to implement the proposed hybrid architecture. Simulations show a speed improvement of 42 % over the non- programmable variant. By preparation for production, the area requirement for the digital part is estimated to be 6.2 % of total area.