KIP-Veröffentlichungen

Im Rahmen der vorliegenden Arbeit wurden Konzepte und dedizierte Hardware entwickelt, die es erlauben, großskalige pulsgekoppelte neuronale Netze in Hardware zu realisieren. Die Arbeit basiert auf dem analogen VLSI-Modell eines pulsgekoppelten neuronalen Netzes, welches synaptische Plastizität (STPD) in jeder einzelnen Synapse beinhaltet. Das Modell arbeitet analog mit einem Geschwindigkeitszuwachs von bis zu 10⁵ im Vergleich zur biologischen Echtzeit. Aktionspotentiale werden als digitale Ereignisse übertragen. Inhalt dieser Arbeit sind vornehmlich die digitale Hardware und die Übertragung dieser Ereignisse. Das analoge VLSI-Modell wurde in Verbindung mit Digitallogik, welche zur Verarbeitung neuronaler Ereignisse und zu Konfigurationszwecken dient, in einen gemischt analog-digitalen ASIC integriert, wobei zu diesem Zweck ein automatisierter Arbeitsablauf entwickelt wurde. Außerdem wurde eine entsprechende Kontrolleinheit in programmierbarer Logik implementiert und eine Hardware-Plattform zum parallelen Betrieb mehrerer neuronaler Netzwerkchips vorgestellt. Um das VLSI-Modell auf mehrere neuronale Netzwerkchips ausdehnen zu können, wurde ein Routing-Algorithmus entwickelt, welcher die Übertragung von Ereignissen zwischen Neuronen und Synapsen auf unterschiedlichen Chips ermöglicht. Die zeitlich korrekte Übertragung der Ereignisse, welche eine zwingende Bedingung für das Funktionieren von Plastizitätsmechanismen ist, wird durch diesen Algorithmus sichergestellt. Die Funktionalität des Algorithmus wird mittels Simulationen verifiziert. Weiterhin wird die korrekte Realisierung des gemischt analog-digitalen ASIC in Verbindung mit dem zugehörigen Hardware-System demonstriert und die Durchführbarkeit biologisch realistischer Experimente gezeigt. Das vorgestellte großskalige physikalische Modell eines neuronalen Netzwerks wird aufgrund seiner schnellen und parallelen Arbeitsweise für Experimentierzwecke in den Neurowissenschaften einsetzbar sein. Als Ergänzung zu numerischen Simulationen bietet es vor allem die Möglichkeit der intuitiven und umfangreichen Suche nach geeigneten Modellparametern.

Within the scope of this thesis concepts and dedicated hardware have been developed that allow for building large scale hardware spiking neural networks. The work is based upon an analog VLSI model of a spiking neural network featuring an implementation of STDP locally in each synapse. Analog network operation is carried out up to 10⁵ times faster than real time and spikes are communicated as digital events. This work focuses on the digital hardware and the event transport. Along with digital logic for event processing and configuration purposes, the analog VLSI model has been integrated into a mixed-signal ASIC by means of an automated design flow. Furthermore, the accompanying controller has been realized in programmable logic, and a hardware platform capable of hosting multiple chips is presented. To extend the operation of the VLSI model to multiple chips, an event routing algorithm has been developed that enables the communication between neurons and synapses located on different chips, thereby providing correct temporal processing of events which is a basic requirement for investigating temporal plasticity. The functional performance of the event routing algorithm is shown in simulations. Furthermore, the functionality of the mixed-signal ASIC along with the hardware system and the feasibility of biologically realistic experiments is demonstrated. Due to its inherent fast and parallel operation the presented large scale physical model of a spiking neural network will serve as an experimentation tool for neuroscientists to complement numerical simulations of plasticity mechanisms within the visual cortex while facilitating intuitive and extensive parameter searches.