KIP-Veröffentlichungen

Die zunehmende Zeitauflösung in Detektoren der Hochenergie- und Medizinphysik stellt wachsende Ansprüche an die Elektronik, die zu ihrer Auslese benötigt wird.

In den letzten Jahrzehnten sind verschiedene Verfahren zur Zeitmessung mithilfe elek- tronischer Schaltkreise entwickelt worden. Oftmals findet dabei eine Konversion des zu messenden Zeitintervalls in einen digitalen Wert statt, der dann für spätere Analysen gespeichert oder direkt von nachfolgender Elektronik bearbeitet werden kann. Man spricht deshalb auch von einem Time-to-Digital-Converter (TDC).

Analoge TDCs wandeln das Zeitintervall zunächst in eine analoge Spannung um, die dann mit einem anschließenden ADC (Analog-to-Digital-Converter) digitalisiert wird. In digitalen TDCs wiederum werden Schaltkreise wie Zähler, Verzögerungsleitungen oder Phasenregelschleifen (PLLs) benutzt, deren Zustand zu Beginn und am Ende der Zeitmessung Aufschluss über das Zeitintervall gibt.

Diese Arbeit befasst sich mit der Entwicklung einer Phasenregelschleife, die als Grundstein für einen integrierten, digitalen TDC mit Zeitschritten von 25 ps dienen soll. Hierbei werden Einblicke in die gestellten Ansprüche, die gewählte Topologie, sowie mathematische Modellierungen, Simulationen und Messungen an einem ersten Prototypen vorgestellt. Der TDC soll als integrierter Schaltkreis in späteren ASICs (Application Specific Integrated Circuits) zum Einsatz kommen und nutzt die UMC 180 nm Technologie.

The increasing timing performance of detectors in high energy and medical physics poses growing demands on the readout electronics.
In order to measure time intervals with electronic ciruits, many different methods have been developed. Usually, they incorporate the conversion of the time interval to a digital value. Hence, these circuits are called Time-to-Digital-Converters (TDCs).

Analogue TDCs translate the time interval into an analogue voltage level which is then converted into a digital value by an ADC (Analog-to-Digital-Converter). Digital TDCs on the other hand consist of circuits like counters, delay lines or Phase Locked Loops (PLLs). Depending on their state at the beginning as well as the end of the measurement, the time interval can be extracted.

This thesis is concerned with the design of a PLL that is to be used as the foundation of a 25 ps time-binning TDC. In this context, the requirements, the chosen topology, mathematical models and simulations to describe and analyse the design as well as measurements with a first lab prototype are presented. The TDC is supposed to be used in future ASICs (Application Specific Integrated Circuits) and is designed in the UMC 180 nm technology.