KIP-Veröffentlichungen

Das Mu3e-Experiment zielt darauf ab, den Leptonenzahl verletzenden Zerfall µ⁺ → e⁺ e^- e⁺ mit einer Empfindlichkeit von 10^-16 am Paul Scherrer Institut in der Schweiz zu suchen. Die Beobachtung dieses Zerfalls wäre ein eindeutiger Hinweis auf Physik jenseits des Standardmodells. Daher ist der Detektor darauf optimiert, diesen Zerfall zu finden, indem er die Informationen über Vertex, Impuls und Zeit der Zerfallsprodukte bei den erforderlichen hohen Raten präzise misst. Das Mu3e Datenerfassungssystem basiert auf einem triggerlosen Ausleseschema, welches die Daten an eine GPU-basierte Filterfarm überträgt. Diese Arbeit behandelt die Validierung der Front-End-Firmware für den Scintillating Tile Detector, der eines der Zeiterfassungs-Subsysteme des Mu3e-Experiments darstellt. Um die Funktionalität der Firmware zu testen, wurde jeder Block einzeln und als vollständige Kette durch Simulation und Erzeugung von Treffern an verschiedenen Stellen in der Datenverarbeitungskette validiert. Da der FPGA Speicher begrenzt ist, steht nur ein begrenztes Suchfenster zur Verfügung und Daten, die während einer früheren Testbeam Kampagne aufgenommen wurden, wurden verwendet, um die Anforderungen des Zeitsortierers zu validieren.

The Mu3e experiment aims to search for the charged lepton-flavor violating decay µ⁺ → e⁺ e^- e⁺ at a sensitivity of 10^-16 at Paul Scherrer Institute, Switzerland. The observation of this decay would be a clear indication of physics beyond the Standard Model. Therefore, the detector is optimized to find this decay by precisely measuring vertex, momentum and timing information of the decay products at the required high rates. The Mu3e data acquisition system relies on a triggerless readout scheme, that streams data to a GPU based filter farm. This work discusses the validation of the front-end firmware for the Scintillating Tile Detector, which is one of the timing sub-systems of the Mu3e experiment. In order to test the functionality of the firmware, each block was validated separately and as a full chain by simulation and generation of hits at different places in the data processing chain. As FPGA memory is limited, only a limited search window is available and data taken during a previous testbeam campaign was used to validate requirements of the time sorter.